 ПОЗНАВАТЕЛЬНОЕ Сила воли ведет к действию, а позитивные действия формируют позитивное отношение Как определить диапазон голоса - ваш вокал Игровые автоматы с быстрым выводом Как самому избавиться от обидчивости Противоречивые взгляды на качества, присущие мужчинам Вкуснейший "Салат из свеклы с чесноком" Натюрморт и его изобразительные возможности Применение, как принимать мумие? Мумие для волос, лица, при переломах, при кровотечении и т.д. Как научиться брать на себя ответственность Зачем нужны границы в отношениях с детьми? Световозвращающие элементы на детской одежде Как победить свой возраст? Восемь уникальных способов, которые помогут достичь долголетия Классификация ожирения по ИМТ (ВОЗ) Глава 3. Завет мужчины с женщиной
Оси и плоскости тела человека - Тело человека состоит из определенных топографических частей и участков, в которых расположены органы, мышцы, сосуды, нервы и т.д.
| Лекция 3. Архитектура CPLD
1 ПЛИС архитектуры CPLD произошли от ПЛУ (PLD), построенных по принципу «сумма произведений», имеющих элементы с памятью и возможность перепрограммирования. На определенном этапе развития ПЛУ стало ясно, что дальнейшее наращивание ресурсов неэффективно во-первых, из-за ухудшения характеристик быстродействия и помехозащищенности, а во-вторых, из-за неэффективного использования площади микросхемы (большая часть ресурсов уходит на размещение линий трассировки). Произошел переход к составным ПЛУ, или CPLD, состоящих из нескольких ПЛУ, помещенных в один корпус, и соединяющихся с помощью переключающей матрицы.
2 CPLD состоит из: - функциональных блоков (ФБ, ПЛУ, PLD) - блоков ввода-вывода (БВВ, IOB) - переключающей матрицы (ПМ, FastCONNECT matrix). Расмотрим архитектуру CPLD на примере семейства XC9500. Микросхемы ХС9500 фирмы Xilinx представляют собой семейство ИС типа CPLD одинаковой архитектуры, но с различным числом внешних I/О-выводов и с разным числом функциональных блоков. Маркировка микросхем определяется числом имеющихся в них макроячеек. Макроячейка - элемент ПЛУ или функционального блока ПЛИС, содержащая в себе элементы комбинационной логики и триггер. Самый маленький представитель семейства содержит 2 функциональных блока с 36 макроячейками, а самый большой - 16 функциональных блоков с 288 макроячейками. На рисунке 3.1 показана архитектура CPLD так, как она приведена в фирменной документации Xilinx (см. сайт Xilinx.com, DS063.pdf) на семейство XC9500. Рисунок 3.1 – архитектура ПЛИС CPLD XC9500 Каждый внешний I/О-вывод можно использовать в качестве входа, выхода или двунаправленного вывода в соответствии с тем, как запрограммировано устройство. Выводы, расположенные в нижней части рисунка, можно использовать также для тех или иных специальных целей. На любой из трех выводов GCK можно подавать «общие тактовые сигналы»; каждую макроячейку можно запрограммировать так, чтобы на нее поступал тактовый сигнал с выбранного входа. Вывод GSR можно использовать для подачи сигнала «общая установка/сброс»; каждую макроячейку можно запрограммировать так, чтобы с помощью этого сигнала производилась асинхронная предварительная установка или сброс. Наконец, на любой из двух или из четырех выводов GTS (в зависимости от типа устройства) можно подавать сигнал, осуществляющий «общее управление третьим состоянием»; в каждой макроячейке можно выбрать один из этих сигналов для отпирания или запирания соответствующего выхода, когда выход макроячейки подключен к внешнему I/О-выводу. Кроме того, CPLD снабжены JTAG-контроллером, позволяющим производить периферийное сканирование и программирование ПЛИС. На входы каждого функционального блока путем программирования переключающей матрицы подаются 36 сигналов. На входы переключающей матрицы поступают сигналы с 18 выходов макроячеек от каждого функционального блока и внешние входные сигналы с I/O-выводов. Кроме того, у каждого функционального блока есть 18 выходов, сигналы на которых проходят «мимо» переключающей матрицы, и поступают на блоки ввода/вывода (линия без стрелки). Это сигналы разрешения выхода для выходных каскадов блока ввода/вывода; эти сигналы действуют в том случае, когда выход макроячейки данного функционального блока подключен к внешнему I/О-выводу.
3 Рассмотрим подробнее составные элементы ПЛИС CPLD. Функциональный блок состоит из: -макроячеек -массива элементов «И» (90 штук) -распределителя термов
Каждый функциональный блок содержит 18 независимых макроячеек, каждая из которых пригодна для реализации как комбинационной, так и регистровой функции. ФБ позволяет реализовать устройства с 36 входами и 18 выходами. К ФБ также подключены глобальные сигналы – тактовый, разрешения выхода и сброса/установки. ФБ формирует (имеет) 18 выходов, которые подключены к переключающей матрице (FastCONNECT switch matrix). Эти 18 сигналов, а также соответствующие им 18 сигналов разрешения выхода (output enable) подключаются также и к блокам ввода-вывода непосредственно. Логические ячейки внутри ФБ могут быть представлены как «сумма произведений». 36 входов позволяют сформировать 36 комплементарных пар сигналов на входах массива из 90 вентилей «И». Любое количество вентилей из 90 доступных может быть подключено к каждой из макроячеек функционального блока. Это достигается с помощью «распределителя термов». Каждый ФБ (за исключением ПЛИС XC9536) поддерживает «локальную обратную связь», что позволяет выходы ФБ подавать на входы вентилей «И» этого же ФБ, не выходя за пределы ФБ. Эти дорожки используются для построения быстродействующих счетчиков и цифровых автоматов, в которых все регистры находятся внутри одного ФБ. Архитектура ФБ представлена на рисунке 3.2. Макроячейка. Каждая макроячейка может быть индивидуально сконфигурирована на выполнение комбинационной либо регистровой функции. На каждую макроячейку приходится по 5 вентилей «И». В самих макроячейках содержится 6-входовой элемент «ИЛИ», который в комбинации с массивом «И» реализует «сумму произведений». Они могут быть использованы для выполнения комбинационной логики, или для управления подведением сигналов к макроячейке. Регистр макроячейки может быть использован как D- или Т-триггер; регистры поддерживают асинхронный сброс и установку. Пользователь может задать состояние регистра при включении питания (по умолчанию это логический ноль). Все управляющие сигналы доступны для каждой из макроячеек. В частности, тактовый сигнал регистров макроячеек может быть одним из глобальных тактовых сигналов или может быть подан через вентили «И». Распределитель термов (элементов «И»). Используется для распределения логических вентилей «И» между макроячейками. Варианты использования: - все 5 вентилей подключены к элементу «ИЛИ» макроячейки - логическая емкость одной из макроячеек наращивается за счет всех или нескольких вентилей «И» других макроячеек (при этом вносится дополнительная задержка распространения сигнала)
Рисунок 3.2 – Архитектура ФБ
Блоки ввода-вывода. СтруктураБВВв ИС семейства ХС9500 показана на рисунке 3.3. Имеются семь вариантов выбора сигнала разрешения выхода для выходного буфера с тремя состояниями. Буфер может быть всегда открытым, всегда запертым, его состояние может определяться термом-произведением РТОЕ, поступающим от соответствующей макроячейки, или любым из четырех сигналов общего разрешения выхода. Сигналы общего разрешения выхода могут иметь как высокий активный уровень, так и низкий активный уровень, в зависимости от сигналов на внешних выводах GTS. ИС семейства ХС9500 совместимы с внешними устройствами с напряжением питания 5В и 3.3 В. Входной буфер и внутренняя логика работают от источника питания с напряжением VCCINT, равным 5 вольтам. В зависимости от напряжения питания внешних устройств, в выходном каскаде используется напряжение питания VCCO, равное 5 В или 3.3 В. Включение резистора между выходом и шиной питания подтягивает напряжение на выходе до напряжения питания блока I/O, то есть до напряжения VCCO. Номинал подтягивающего резистора обычно 10 кОм. Он служит для предотвращения дрейфа при включении питания и программировании. В рабочем режиме подтягивающий резистор отключается.
Переключающая матрица (Fast CONNECT Switch matrix). Соединяет входные сигналы с входами ФБ. Все блоки ввода-вывода и все выходы ФБ подключены к переключающей матрице. Для каждого из сигналов, как с блоков ввода-вывода, так и из ФБ может быть программно задана задержка распространения, одинаковая до всех ФБ. Внутренние соединения в ПМ могут быть выполнены по схеме «монтажное И».
Рисунок 3.3 – Архитектура блока ввода-вывода
Монтажное И – способ объединения выходов элементов с открытым коллектором (стоком), при котором все выходы присоединяются к одному подтягивающему резистору.
Это дает дополнительную логическую емкость и нагрузочную способность (коэффициент объединения) ФБ по входу без дополнительной временной задержки. Эта возможность доступна только для внутренних соединений выходов ФБ. Она включается автоматически САПРом.
|
